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Temario del curso
Fundamentos de Arquitectura RISC-V y Visión General del Ecosistema
Entorno de la ISA de RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro File (archivo de registros), orden de bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA y Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento de ABI
- Especificación de Arquitectura No Privilegiada: mapa CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento de ABI para la portabilidad binaria multiplataforma
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain de Compiladores
Programación de Instrucciones a Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas de software embebido y en tiempo real
Competencia en Toolchain de Compiladores
- Toolchain de compiladores basada en LLVM: Clang, LLVM y Binutils para la compilación cruzada de RISC-V
- Scripts de enlazador (linker), secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos de compiladores, niveles de optimización y ajuste de código basado en perfiles de rendimiento
- Flujos de trabajo para el desarrollo de toolchain de código abierto: construcción, pruebas y empaquetado de toolchains personalizadas de GCC/Clang
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión insegura de memoria y desarrollo bare-metal
- Entornos sin biblioteca estándar (no-std): linkers personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- Desarrollo de BSP para RTOS Zephyr y Buildroot para objetivos RISC-V
- Interfaz con periféricos: programación de GPIO, I2C, SPI, UART y controladores DMA
Optimización de Energía y Rendimiento
- Gating de reloj, gestión de dominios de alimentación y optimización de modos de bajo consumo
- Análisis de rendimiento preciso en ciclos mediante simuladores de perfil y contadores de rendimiento de hardware
- Ajuste de la latencia de interrupciones en tiempo real para aplicaciones críticas en seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Puerto de Coreboot y U-Boot para computadoras de placa única con RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos (device tree), topología de CPU y desarrollo de controladores para controladores de interrupción (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas de SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de virtualización de contenedores (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura y Integración de SoCs Multicore
- Metodologías de diseño de Network-on-Chip (NoC) para procesadores multi-core RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación interprocesador
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matrices de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación en FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales de RISC-V y Aceleración Específica de Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulación fusionada vectorial (VFMA) y aceleración de computación matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según la carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas DSP y Específicas de Dominio
- Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Aprendizaje Automático en el Borde con RISC-V
Diseño e Integración de NPUs para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neural (NPU): arrays sicolásticos, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para su despliegue en el borde sobre RISC-V
- Compatibilidad con frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Codiseño del CPU host RISC-V con la NPU aceleradora de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Distribución térmica y presupuestación de energía para sistemas de inferencia de IA en el borde
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución confiables clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía postcuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones ISA
Arquitectura Específica de Dominio y Extensiones de Instrucciones Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de archivos de registros personalizados con CBAR (Registros de Dirección Base Personalizados) para el envío de operandos
- Pipelining de instrucciones, detección de riesgos (hazards) y modificaciones del pipeline para extensiones personalizadas
Verificación y Aprobación de Modificaciones de Arquitectura Personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación de estímulos dirigida frente a aleatoria con restricciones
- Marco de pruebas regresivas y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: garantizar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones Automotrices y Críticas en Seguridad con RISC-V
Cumplimiento de Seguridad Funcional y Normas Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo del manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos en seguridad
Aplicaciones Industriales en Tiempo Real y Computación en el Borde
- Cumplimiento SIL de IEC 61508 y planificación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industriales con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral de Sistemas RISC-V
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración de la pila de controladores bare-metal
- Personalización del BSP de Linux y toolchain para el núcleo RISC-V personalizado
- Despliegue de cargas de trabajo de IA: integración NPU, cuantización de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
