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Temario del curso
Fundamentos de Arquitectura RISC-V y Visión General del Ecosistema
Panorama ISA RISC-V y Adopción Industrial
- Filosofía de ISA abierta y el panorama de estandarización de RISC-V International
- Modelo Mental de RISC-V: Arquitectura Load-Store, Registro de Registros, Ordenación de Bytes
- Comparación con ARM, x86 y POWER: Compromisos para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: ISA Privilegiada RISC-V, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para portabilidad binaria multiplataforma
- Convenciones de ordenación de memoria e instrucciones de barrera para sistemas multiprocesador
Programación Assembly RISC-V y Toolchain de Compiladores
Programación de Instrucciones a Bajo Nivel
- Extensiones de instrucciones enteras básicas (I), Multiplicación/División (M) y Operaciones Atómicas (A)
- Estrategias de programación conscientes del ancho de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión de marcos de pila para sistemas de software embebido y en tiempo real
Competencia en Toolchain de Compiladores
- Toolchain de compiladores basada en LLVM: Clang, LLVM y Binutils para cross-compilación RISC-V
- Scripts de enlace (linker scripts), secciones y configuración del layout de memoria para entornos bare-metal y RTOS
- Intrinsics del compilador, niveles de optimización y afinamiento de código basado en perfiles
- Flujos de trabajo para desarrollo de toolchains de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin coste, gestión insegura de memoria y desarrollo bare-metal
- Entornos No-Std: linkers personalizados, desarrollo de controladores de dispositivos y I/O mapeado a memoria
- Desarrollo de BSP de Zephyr RTOS y Buildroot para objetivos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación del controlador DMA
Optimización de Energía y Rendimiento
- Gating de reloj, gestión de dominios de energía y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con simuladores de perfilado y contadores de hardware
- Afinamiento de latencia de interrupción en tiempo real para aplicaciones críticas de seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de firmware moderna para el arranque
- Adaptación de Coreboot y U-Boot para computadoras de placa única (SBC) con RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores para el controlador de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistemas de archivos, pila de red y soporte de contenedores (Docker, Kubernetes) en sistemas anfitriones RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura e Integración de SoC Multicore
- Metodologías de diseño Network-on-Chip (NoC) para procesadores multicore RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, Framework ChIPS y componentes RTL del proveedor
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis y implementación de núcleo RISC-V en FPGA (ej. BOOM, VexRiscv, PULP)
- Metodología de verificación funcional basada en Assertions de SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica de Dominio
Profundización en la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculos matriciales
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada según la carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas DSP y Específicas de Dominio
- Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de particionamiento hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Machine Learning en el Borde con RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): arreglos systólicos, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para despliegue en el borde con RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Cociseño del CPU anfitrión RISC-V con acelerador de IA NPU para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuestos térmicos y de energía para sistemas de inferencia de IA en el borde
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminador de tablas de páginas
- Arquitecturas de Trusted Enclave/TEE para RISC-V: integración de OP-TEE, entornos de ejecución de confianza clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (extensiones Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones ISA
Arquitectura Específica de Dominio y Extensiones de Instrucción Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de registro personalizado con CBAR (Registros de Dirección Base Personalizados) para despacho de operandos
- Pipelining de instrucciones, detección de peligros y modificaciones del pipeline para extensiones personalizadas
Verificación y Signoff de Modificaciones de Arquitectura Personalizada
- Diseño de testbench para extensiones personalizadas: generación de estímulos dirigida versus aleatoria con restricciones
- Marcos de pruebas regresivas y verificación basada en cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de las restricciones ABI establecidas
Aplicaciones RISC-V Críticas para la Seguridad y Automoción
Seguridad Funcional y Cumplimiento de Estándares Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos de seguridad
Aplicaciones Industriales de Tiempo Real y Computación en el Borde
- Cumplimiento IEC 61508 SIL y planificación determinista en plataformas multicore RISC-V
- Desarrollo de gateways IoT industrial con RISC-V: conectividad, analítica en el borde y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo Integral de Sistemas RISC-V
Proyecto de Ciclo de Vida Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de pila de controladores bare-metal
- Personalización de BSP y toolchain de Linux para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo de IA: integración NPU, cuantificación de modelos y benchmarking de rendimiento
- Validación de seguridad: aplicación PMP, arranque seguro y benchmarking de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
